На рисунке 6.11 стрелочками показана последовательность, в которой должны формироваться управляющие сигналы. На этом рисунке RD - это сигнал чтения, А - сигналы выбора адреса ячейки (гак как отдельные биты в шине адреса могут принимать разные значения, то показаны пути перехода как в единичное, так и в нулевое состояние), D - выходная информация, считанная из выбранной ячейки ПЗУ. 6.3 Построение триггерных схем, регистров и ОЗУ (статических и динамических) Триггеры. Простейшая схема, позволяющая запоминать двоичную информацию, строится на основе простейших логических элементов, "ИЛИ" или "И". Такая схема, построенная на элементах "И" приведена на рисунке 6.12. Вход S (Set) позволяет устанавливать выход триггера Q в единичное состояние при подаче на его вход логического нуля. Вход R (Reset) позволяет сбрасывать выход триггера Q в нулевое состояние при подаче на его вход логического нуля. Рисунок 6.12 - Схема простейшего триггера на схемах "И". Входы R и S инверсные (активный уровенъ'О') Точно так же можно построить RS триггер и на логических элементах "ИЛИ”. Схема RS триггера, построенного на логических элементах "ИЛИ" приведена на рисунке 6.13. Единственное отличие будет заключаться в том, что сброс и установка триггера будет производиться единичными логическими уровнями.
RkJQdWJsaXNoZXIy MTExODQxMg==